ПКО - инструкция по эксплуатации - Работа панели ПКО

Страница 3 из 7

4.2. Работа панели

4.2.1. Все операции, выполняемые в проверяемом ФК при помощи панели могут быть инициированы в одном из двух режимов: режим МП - операции, в которых генерацию управляющих сигналов выполняет процессор ФК; режим ОП - операции, в которых генерацию управляющих сигналов выполняет панель.

Выбор режима работы контроллера осуществляется клавишей "ОП".

4.2.2. В режиме МП оператор осуществляет управление и контроль работы процессора ФК.

В режиме МП выполняются следующие операции: - начальная установка (рестарт) процессора ФК; - запуск программы процессора с произвольно установленного адреса; - останов программы процессора по произвольно установленному адресу; - пуск программы процессора с адреса останова; - пошаговое выполнение программы процессором по инструкциям или циклам; - динамическое отображение содержимого произвольно установленных ячейки памяти или порта ввода/вывода при обращении к ним процессора ФК; - задание номера теста; - фиксация номера теста; - индикация тестовой информации; - работа с внешней (тестовой) микросхемой ППЗУ.

4.2.3. В режиме ОП панель переводит процессор ФК в состояние ожидания и производит захват шины. Оператор в режиме ОП имеет возможность непосредственного доступа к ячейкам памяти и портам ввода-вывода.

В режиме ОП выполняются следующие операции: - чтение данных из произвольно адресованной ячейки памяти; - запись произвольных данных в произвольно адресованную ячейку памяти; - чтение данных из произвольно адресованного порта ввода/вывода; - запись произвольных данных в произвольно адресованный порт ввода/вывода; - выполнение любой из указанных выше операций с автоувеличением адреса; - выполнение любой из указанных выше операций в циклическом (многократном) режиме.

4.2.4. Схема электрическая структурная панели приведена на рис.7.

В части обмена с процессором ФК панель включает три информационных канала: - канал вывода сигналов адреса/данных; - канал ввода сигналов адреса/данных; - канал ввода/вывода исполнительных (управляющих) сигналов.

4.2.5. Канал вывода сигналов адреса/данных состоит из клавишных регистров адреса (КРА) и данных (КРД), счетчика канала адреса (СКА), мультиплексора адреса (МА), мультиплексора адреса/данных (МАД), шинных формирователей адреса (ШФА) и адреса/данных (ШФАД).

КРА и КРД включают в себя соответственно клавиши адреса "А0"..."А15" и данных "Д0"..."Д7".

СКА работает в режиме параллельного ввода данных от КРА, если клавиша "ИНК" отжата. При нажатии клавиши "ИНК" шестнадцатиразрядный адрес защелкивается в СКА. По отпусканию клавиши "ВЫП" производится увеличение значения СКА на единицу младшего разряда.

На вход МА поступают младший и старший байты адреса с выхода СКА. При работе с устройствами ввода/вывода восьмиразрядный адрес порта должен быть выставлен на группу линий АD0...AD7 и дублирован на A8...A15. Эту функцию выполняет МА, с выхода которого адрес порта через шинный формирователь адреса ШФА устанавливается на линиях А8...А15.

Мультиплексирование шины адреса/данных выполняется при помощи МАД, на вход которого поступают младший байт адреса с СКА и информация с клавишного регистра данных. C выхода МАД сигналы адреса/данных через шинный формирователь ШФАД поступают на линии АD0...AD7.

4.2.6. Канал приема сигналов адреса/данных состоит из приемников адреса (ПА) и адреса/данных (ПАД), регистра адреса (РА), мультиплексора индикации адресной /тестовой информации (МИАТ), регистра данных (РД), схемы индикации данных (СИД) и компаратора адреса (КА).

Приемники ПА и ПАД предназначены для буферизации линий адреса/данных ФК.

При работе панели на индикаторах отображается состояние сигналов непосредственно на линиях адреса и данных, а не с клавишных регистров панели. Это обеспечивает непосредственный контроль состояний физических линий ФК, необходимый при его ремонте.

Информация с выхода ПАД демультиплексируется при помощи РА и РД, которые выделяют соответственно младший байт адреса и байт данных. С выхода РД информация поступает на СИД и отображается на индикаторах "D0"..."D7". При нажатой клавише "ИНДТ" на СИД поступает информация с выхода порта панели ПОРТ2 с физическим адресом 2.

КА выполняет сравнение шестнадцатиразрядного адреса с выхода СКА и адреса с выходов РА и ПА. Сигнал с выхода КА используется в операциях останова по заданному адресу, установки начального адреса и в режиме динамического отображения содержимого ячейки памяти. При отжатой клавише "ИНДТ" принятый с ФК адрес через мультиплексор индикации адресной/тестовой информации МИАТ отображается на индикаторах "А0"..."А15". При нажатой клавише "ИНДТ" на индикаторах "А0"..."А15" отображается тестовая информация с выхода портов панели ПОРТ0 и ПОРТ1 с физическими адресами 0 и 1 соответственно.

4.2.7. Канал исполнительных (управляющих) сигналов состоит из клавишного регистра управляющих сигналов (КРУС), схемы антидребезга (САД), формирователя управляющих сигналов (ФУС), шинного формирователя управляющих сигналов (ШФУС), формирователя сигнала готовности (ФСГ), приемника управляющих сигналов (ПУС), схемы индикации управляющих сигналов (ИУС), схемы индикации состояния клавиш (ИСК), генератора кода команды "нет операции" (ГНОП), задатчика номера теста (ЗНТ), трех портов вывода с адресами 0..2 (ПОРТ0..ПОРТ2), схемы защиты панели (СЗ).

КРУС предназначен для задания адреса ячейки памяти или порта ввода/вывода.

САД необходима для устранения "дребезга" семи клавиш КРУС: "ЧТН", "ЗАП", "РАБ/ОСТ", "ВЫП", "О/М", "ОП", "ОСТА".

С выхода КРУС и САД информация поступает на ФУС, который вырабатывает сигналы управления и синхронизации всех функциональных узлов панели, а в режиме ОП - сигналы управления устройствами, подключенными к магистрали. Сигналы чтения/записи и строба адреса поступают на магистраль в режиме ОП через шинный формирователь ШФУС. В режиме МП ШФУС переводится в третье (высокоимпедансное) состояние.

ПУС предназначен для буферизации линий управляющих сигналов.

ИУС декодирует и отображает на индикаторы, объединенные в группу "МАШИННЫЙ ЦИКЛ" состояние процессора ФК и тип операции в режиме ОП согласно табл.1.

ИСК непосредственно отображает состояние клавиш "О/М", "ОП", "И/Ц", "РАБ/ОСТ" на индикаторах "МН", "ОП", "ЦИКЛ" и "ОСТ" соответственно.

ГНОП предназначен для установки начального адреса процессора(ВНА). ГНОП генерирует код 0 ("нет операции" процессора) пока адрес на выходе процессора ФК не достигнет значения, набранного на КРА.

Таблица 1

 +-------------------------------------------------------------+ | | Управляющие сигналы | | Машинный цикл |-----------------------------| | процессора |M/IO | S1 | S0 | RD | WR | |-------------------------------+------+-----+----+-----+-----| | Чтение кода операции (М1) | 0 | 1 | 1 | 0 | 1 | |-------------------------------+------+-----+----+-----+-----| | Чтение из памяти (ЧТН) | 0 | 1 | 0 | 0 | 1 | |-------------------------------+------+-----+----+-----+-----| | Запись в память (ЗАП) | 0 | 0 | 1 | 1 | 0 | |-------------------------------+------+-----+----+-----+-----| | Чтение из порта (ПРМ) | 1 | 1 | 0 | 0 | 1 | |-------------------------------+------+-----+----+-----+-----| | Запись в порт (ВДЧ) | 1 | 0 | 1 | 1 | 0 | |-------------------------------+------+-----+----+-----+-----| | Обработка прерывания (ПРЕР) | 1 | 1 | 1 | 1 | 1 | |-------------------------------+------+-----+----+-----+-----| | Действие команды HLT (ОСТ) | z | 0 | 0 | z | z | +-------------------------------------------------------------+

где z - высокоимпедансное состояние выхода

Схема ФСГ используется для организации пошагового или поциклового режима, и останова по установленному на КРА адресу. Управление процессором осуществляется, в этом случае, по линии ГОТОВНОСТЬ. Для выполнения одного цикла программы (клавиша "РАБ/ОСТ" нажата) необходимо нажать и отпустить клавишу "ВЫП".

Для обеспечения тестовых функций панель имеет три порта ввода (ЗНТ) и вывода ПОРТ0..ПОРТ2 с физическими адресами 0...2 соответственно.

ЗНТ выполнен на трех восьмиразрядных регистрах-защелках. Входы портов ПОРТ0 и ПОРТ1 подключены к КРА, а порта ПОРТ2 - к КРД. Защелкивание информации ЗНТ происходит при отжатии клавиши "ФНТ". Информация ЗНТ в любой момент может быть считана процессором ФК при обращении к портам ввода с адресами 0...2. ЗНТ может использоваться для задания номера теста либо команды процессору ФК при работе с тестовыми ППЗУ.

При нажатии клавиши "ИНДТ" происходит переключение МИАТ c режима индикации шины адреса на индикацию информации с выхода портов ПОРТ0 на индикаторах "А0"..."А7" и ПОРТ1 на индикаторах "А8"..."А15". Содержимое порта ПОРТ2 отображается на индикаторах "Д0"..."Д7". Порты ПОРТ0...ПОРТ2 могут также использоваться процессором ФК для отображения служебной информации при работе с тестовыми ППЗУ.

Схема защиты по питанию СЗ предохраняет элементы панели от перенапряжения и подачи напряжения обратной полярности.

4.2.8. Схема модуля МТПЗУ состоит из узлов приемника адреса (ПА), регистра адреса (РА), селектора адреса (СА), двух розеток для установки внешних ППЗУ типа К573РФ4 и К573РФ2 - ХS1 и XS2 соответственно.

ПА предназначен для уменьшения емкостной и активной нагрузки на линии адреса/данных ФК.

РА выполняет демультиплексирование адресной информации шины адреса/данных ФК.

СА формирует сигналы выборки микросхем ППЗУ.

Переключение на работу с внешней ППЗУ выполняется нажатием клавиши "БЛП". При нажатой клавише "БЛП" происходит блокировка внутренней ППЗУ и разблокировка внешней, установленной на колодке модуля МТПЗУ. Недопустима одновременная установка обоих микросхем во избежание их выхода из строя. При работе с тестовой ППЗУ не требуется извлекать из ФК рабочую ППЗУ.

4.2.9. Cхемы электрические принципиальные БУПКО и МТПЗУ приведены на рис.3 и 4, перечни элементов - в приложениях 1 и 2 соответственно. Схемы расположения элементов БУПКО и МТПЗУ выполнены на рис.5 и 6 соответственно. Схема электрическая структурная панели приведена на рис.7.

4.2.9.1. Соответствие между элементами структурной схемы и схем электрических принципиальных БУПКО и МТПЗУ указано соответственно в табл.2 и 3.

КРА и КРД выполнены на восьмикнопочных переключателях типа П2К с независимой фиксацией.

Четыре двоичных счетчика типа КР1533ИЕ7, соединенные последовательно, образуют шестнадцатиразрядный СКА. При отжатой клавише "ИНК" параллельный код с выхода КРА записывается в счетчики, при этом блокируется последовательный сдвиг информации. Нажатие клавиши "ИНК" защелкивает текущий адрес и разрешает автоувеличение адреса на единицу по каждому нажатию клавиши "ВЫП".

МА построен на двух мультиплексорах типа КР1533КП11.

Устройство МАД аналогично МА.

ШФА и ШФАД выполнены на шинных формирователях типа КР1533АП5 с повышенной нагрузочной способностью и тремя состояниями выходов. Оба формирователя работают только в режиме ОП. ШФАД дополнительно блокируется при операциях ЧТН и ПРМ.

ПА и ПАД выполнены на шинных формирователях типа КР1533АП5, имеющих высокий входной импеданс, что необходимо для уменьшения нагрузки на шины адреса/данных ФК.

РА представляет собой восьмиразрядный регистр-защелку (КР1533ИР22). В режиме МП запись в регистр выполняется по стробу, формируемому процессором ФК (ALE1), в режиме ОП сигнал записи вырабатывается панелью (ALE3).

Таблица 2

 +---------------------------------------------------------+ | Обозначение элемен-| Позиционное обозначение на | | та на сх.электри- | схеме электрической | | ческой структурной | принципиальной БУПКО | |--------------------+------------------------------------+ | ГНОП | D49 | | ЗНТ | D5,D6,D9 | | ИСК | VD1...VD4 | | ИУС | D24,D25,VD29...VD35 | | КА | D41..D44 | | КРА | S1,S2 | | КРД | S3 | | КРУС | S4...S6 | | МА | D7,D8 | | МАД | D10,D11 | | МИАТ | D18...D21,VD5...VD20 | | ИНТ | D15,D17,D23 | | ПА | D16 | | ПАД | D46 | | ПУС | D48 | | РА | D14 | | РД | D22 | | САД | D12,D13 | | CЗ | FU1,VD36,VD37,VS1,R76 | | СКА | D1...D4 | | СИД | VD21...VD28 | | ФСГ | D30,D31,D38,D39 | | ФУС | D26...D38,D40,VT1,VT2 | | ШФА | D47 | | ШФАД | D45 | | ШФУС | D48 | +---------------------------------------------------------+ Таблица 3 +---------------------------------------------------------+ | Обозначение элемен-| Позиционное обозначение на | | та на сх.электри- | схеме электрической | | ческой структурной | принципиальной МТПЗУ | |--------------------+------------------------------------| | ПА | D1 | | СА | D3,D4 | | РА | D2 | | ХS1 | XS1 | | XS2 | XS2 | +---------------------------------------------------------+

МИАТ построен на четырех мультиплексорах типа К555КП14 и индикаторах типа АЛ307.

РД выполнен на регистре-защелке типа КР580ИР83.

КА реализован на цифровых компараторах типа КР1533СП1.

КРУС выполнен на двух четырехклавишных и одном восьмиклавишном переключателях с независимой фиксацией типа П2К, причем клавиши "ВЫП", "УСТ" и "ВНА" - без фиксации (клавиши-кнопки).

САД выполнена на RS-триггерах типа КР1533ТР2.

ШФУС и ПУС реализованы на одной микросхеме типа КР1533АП5.

Схема индикации управляющих сигналов ИУС выполнена на дешифраторах К555ИД7 и единичных индикаторах типа АЛ307. ИУС определяет и отображает тип машинного цикла процессора в режиме МП (табл.3). В режиме ОП отображается тип операции (ЧТН, ЗАП, ПРМ, ВДЧ).

Схема ИСК построена с использованием единичных индикаторов типа АЛ307.

Генератор кода "нет операции" ГНОП построен на микросхеме КР1533АП5.

Задатчик номера теста ЗНТ выполнен на трех регистрах- защелках типа КР1533ИР22.

Порты вывода ПОРТ0...ПОРТ2 с адресами 0..2 реализованы на трех регистрах типа КР1533ИР23.

Схема ФСГ выполнена на двух RS-триггерах с ассинхронной установкой.

ФУС состоит из нескольких функциональных узлов. Схема управления портами ввода/вывода (D27, D28.3, D28.5, D29.2, D34) формирует сигналы чтения портов ЗНТ (RDР1...RDP3) и сигналы записи в порты вывода с адресами 0..2 (WRP0...WRP3).

Узел переключения внутренней/внешней ППЗУ выполнен на элементах D26.2, D28.4, D35.1, причем при выполнении операции вноса начального адреса сигналом STBVNA блокируется выборка как внутренней, так и внешней ППЗУ.

4.2.9.2. При отжатии клавиши "ВЫП" (клавиша "РАБ/ОСТ" нажата) происходит сброс триггера D39.1 и установка в единичное состояние триггера D38.2 низким уровнем с прямого выхода D39.1. Сигнал RDY высокого уровня разрешает выполнение следующего цикла программы. По стробу адреса (ALE1IN), принятому с магистрали, триггеры D39.1 и D39.2 устанавливаются в исходное состояние, а низкий уровень сигнала RDY переводит процессор ФК в состояние ожидания. При отжатой клавише "И/Ц" сигнал готовности снимается только в цикле выборки очередной команды из ППЗУ (цикл М1). Для идентификации цикла выборки команды используется сигнал М1 с выхода дешифратора схемы ИУС. При нажатии клавиши "И/Ц" сигнал М1 блокируется и останов процессора функционального контроллера выполняется после каждого цикла (поцикловый режим).

4.2.9.3. Для останова по заданному адресу необходимо набрать требуемый адрес на КРА и нажать клавишу "ОСТА". При выборке из ППЗУ команды с адресом, эквивалентным адресу, установленному на КРА, происходит снятие сигнала готовности RDY и перевод процессора ФК в состояние ожидания.

4.2.9.4. Для выполнения операции установки начального адреса и запуска процессора используется клавиша "ВНА". При ее нажатии вырабатывается сигнал сброса процессора ФК, при отжатии - взводится триггер D32.1. При этом низким уровнем сигнала STBVNA сигнал готовности удерживается в высоком состоянии даже при нажатой клавише "РАБ/ОСТ". Одновременно разрешается работа ГНОП D49 и блокируются как внутренняя, так и внешняя ППЗУ. Процессор, выполняя последовательно команды НОП (код 00H), инкрементирует адрес до совпадения его с адресом КРА. При этом триггер D32.1 сбрасывается в исходное состояние, блокируется генератор ГНОП и происходит разблокировка ППЗУ.

При нажатой клавише "ИНК" в режиме ОП элемент D33.3 формирует строб инкремента адреса счетчика СКА (INCADR) по каждому нажатию клавиши "ВЫП".

Узел формирования сигнала записи (WRDAT) в регистр данных выполнен на элементах D26.1, D31.1, D26.3. В режиме МП при нажатой клавише "ЧТН" запись в РД разрешается только при совпадении кода с выхода КРА и адреса, принятого с магистрали. Этим обеспечивается режим динамического слежения за обращением процессора ФК к ячейке памяти.

Элемент D29.3 управляет работой ШФАД. Работа ШФАД блокируется в режиме МП. При работе в режиме ОП блокировка выполняется в режимах ЧТН, ПРМ после фиксации младшего байта адреса процессором ФК. Это необходимо для предотвращения конфликтов на шине данных между ШФАД и узлами ФК.

Схема неэквивалентности (D33.1, D33.2) введена для защиты от неправильных действий оператора в режиме ОП. При нажатии одновременно клавиш "ЧТН" и "ЗАП" операции не выполняются.

Перевод панели в режим ОП выполняется при помощи микросхем D28.2, D29.4. При нажатии клавиши "ОП" с выхода микросхемы D13 САД вырабатывается и поступает на процесор ФК сигнал требования прямого доступа к памяти HOLD. В ответ на это процессор переходит в состояние ожидания, освобождает магистраль ФК и вырабатывает сигнал подтверждения HLDA. При наличии активных сигналов HOLD и HLDA панель переходит в режим ОП.

Сигнал начальной установки процессора ФК RESET вырабатывается при нажатии клавиши "УСТ" и "ВНА".

Панель в режиме ОП генерирует последовательность сигналов управления магистралью, имитирующих аналогичные сигналы процессора (RD, WR, M/IO, ALE). Данный узел состоит из задающего генератора, формирователя сигналов и схемы управления.

4.2.9.5. Задающий генератор (D36.1...D36.3) построен по схеме мультивибратора, с частотой генерации 6,144 кГц.

Формирователь управляющих сигналов ФУС (D37, D26.4, D28.6, D30.4, D36.4...D36.6, D40.1, D40.3, D40.4, D35.2) реализован на основе сдвигового регистра типа КР1533ИР23. Временная диаграмма работы ФУС приведена в приложении 5.

Схема управления (D32.2, D40.2, D35.3) обеспечивает однократную и многократную генерацию сигналов управления в режиме ОП. При нажатии клавишы "ВЫП" высокий уровень с прямого выхода триггера D32.2 разрешает работу формирователя сигналов. В однократном режиме после выполнения одной операции происходит сброс триггера D32.2 по спаду импульса, формируемого дифференциальной цепочкой С2, R72. Для выполнения операции чтения/записи необходимо нажать и отпустить клавишу "ВЫП" на каждую операцию.

При нажатой клавише "О/М" (многократный режим) сброс триггера D37.1 блокируется элементом D35.3 и выполнение установленной операции чтения/записи зацикливается. Этот режим удобен для поиска неисправностей при помощи осциллографа.

4.2.9.6. Схема защиты панели по питающему вводу (VD36, R74, FU1, VS1, VD37) предназначена для предотвращения выхода из строя элементов ПКО при подаче недопустимо высокого напряжения, либо при подаче напряжения обратной полярности. При перенапряжении открывается тиристор VS1 и блокирует питающий ввод. При подаче напряжения питания обратной полярности открывается диод VD37, шунтируя тем самым питающий ввод. В обоих случаях при отсутствии автоматической электронной защиты источника питания происходит перегорание плавкой вставки предохранителя FU1 панели.

4.2.9.7. Модуль МТПЗУ предназначен для установки внешних ППЗУ. Приемник адреса (D1) выполнен на микросхеме КР1533АП5. Его назначение аналогично назначению ПА модуля ПКО.

Регистр-защелка (D2) выделяет младший байт адреса с мультиплексированной шины адреса/данных. Он реализован на микросхеме КР1533ИР22. Защелкивание адреса происходит по заднему фронту стробов ALE1 и ALE3, формируемых соответственно процессором ФК и панелью.

Селектор адреса (D3, D4) формирует сигналы выборки микросхем ППЗУ , устанавливаемых в розетки ХS1, XS2 (К573РФ4 и К573РФ2). Адресное пространство, занимаемое микросхемами ППЗУ - соответственно 0000Н...1FFFН и 0000Н...07FFН.